Juste après la mise sous tension, par exemple, les entrées asynchrones peuvent être utilisées pour définir les conditions initiales d'une bascule, quels que soient les états des entrées synchrones et le signal d'horloge afin d'éviter tout risque éventuel. Ils sont généralement peu actifs.
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- La bascule D représentée sur la figure 1.32(a) possède deux entrées asynchrones, PR et CLR, qui peuvent être utilisées pour déterminer l'état de la sortie, quel que soit le signal d'horloge. Son symbole est donné dans la figure 1.32(b). Sur la base de la table de vérité, présentée dans le tableau 1.22, l'entrée PR définit la sortie sur 1 (préréglage asynchrone) et CLR réinitialise la sortie sur 0 (effacement asynchrone). Pour un fonctionnement en mode synchrone, les entrées PR et CLR doivent être maintenues à l'état logique haut.
- Une bascule JK déclenchée par le front descendant du signal d'horloge (ou une bascule JK déclenchée par un front négatif), comme illustré sur la figure 1.34(a), consiste en un verrou SR synchrone connecté à des portes NAND. Il peut être mis à 1 ou remis à 0 en utilisant respectivement les entrées asynchrones PR et CLR. Son symbole est illustré à la figure 1.34(b).
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| Figure 1,32. Structure d'une bascule D à entrées asynchrones (circuit intégré 74LS74) : a) circuit logique ; b) symbole |
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| Tableau 1.22. Table de vérité de la bascule D avec entrées asynchrones |
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| Figure 1.33. Chronogramme de la bascule D à entrées asynchrones |
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| Figure 1,34. Circuit logique et symbole de la bascule JK à entrées asynchrones |
Lors d'un fonctionnement normal (ou synchrone) de la bascule, les entrées asynchrones sont mises à 1. Lorsque le signal d'horloge passe de 1 à 0, l'état logique 0 est directement transféré à la bascule de type SR, qui est alors activé pour que l'état des entrées J et K puisse être pris en compte. Étant donné que les portes NAND sont dimensionnées pour avoir un délai de propagation de l'ordre du temps requis par les sorties de bascule pour changer d'état, juste assez de temps s'est écoulé avant que le signal d'horloge se propageant à travers les portes NAND peut affecter la bascule, empêchant ainsi tout autre changement d'état logique. Lorsque le signal d'horloge CK prend l'état logique 0, chaque porte NAND est alors mise à 1 et l'état de la porte ET connectée à la sortie ne dépend plus que du signal de retour. Cela permet à la bascule de conserver son état antérieur. Lorsque le signal d'horloge CK passe de 0 à 1, ou prend l'état logique 1, la sortie de chaque porte ET directement connectée au signal d'horloge ne dépend que du signal de retour. Cela empêche la bascule de changer d'état.
Le déclenchement sur front est mis en œuvre en exploitant la différence de délais de propagation associée au signal d'horloge CK, qui est appliqué directement et via les portes NAND à la bascule SR.
Le tableau 1.23 montre la table de vérité d'une bascule JK à entrées asynchrones.
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| Tableau 1.23. Table de vérité de la bascule JK à entrées asynchrones |
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