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Figure 1.3. Verrou SR: a) circuit logique; b) symbole

Le verrou SR

Pour le verrou SR (S signifie set, et R pour reset) représenté sur la figure 1.3, nous pouvons obtenir les équations caractéristiques à partir des équations [1.9] et [1.10] en l'article précédant, comme suit: 


Il faut noter que compléter Q+ ne donne pas Q+ . La table d'état est donnée dans le tableau 1.3.

Tableau 1.3. Tableau d'état du verrou SR

Un verrou SR dont la condition initiale est spécifiée peut également être caractérisé à l'aide de la table de vérité présentée dans le tableau 1.4.

Tableau 1.4. Table de vérité du verrou SR

Le verrou SR est dit être réinitialisé-dominant 0, car le réglage des deux entrées sur 1 fait passer la sortie Q à 0.

La figure 1.4 montre le chronogramme du verrou SR où les différents modes de fonctionnement qui apparaissent dans la table de vérité peuvent être observés.

Figure 1.4. Diagramme de synchronisation pour le verrou SR

Cependant, si l'état interdit (S = R = 1) est considéré comme un état indifférent, la table d'états prend la forme indiquée dans le tableau 1.5. 

Tableau 1.5. Table des états de verrou SR avec des états sans importance

En construisant une carte de Karnaugh, comme le montre la figure 1.5, nous obtenons une autre version de l'équation caractéristique donnée par:

Figure 1.5. Carte de Karnaugh pour le verrou SR.


Cette dernière équation est utilisée pour les applications où aucune des entrées S et R ne peut prendre l'état 1.

Le verrou S R


Un verrou S-R peut être implémenté en utilisant des portes NAND, comme le montre la Figure 1.7 (a). Son symbole est représenté sur la figure 1.7 (b). Sur la base de la table de vérité présentée dans le tableau 1.6, nous pouvons noter que les entrées sont activées par des signaux de bas niveau. On dit que le verrou S R est défini comme dominant 1, car le réglage des deux entrées sur 1 change la sortie Q sur 1.

Figure 1.7. Verrou S-R: a) circuit logique; b) symbole

Tableau 1.6. Table de vérité du Verrou S-R


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