Portes logiques en TTL standard
Comme indiqué précédemment, la porte NAND est la pierre angulaire de la famille TTL. Dans les paragraphes suivants, nous allons examiner les schémas internes des autres portes logiques et trouver par nous-mêmes leur similitude avec le schéma de la porte NAND discuté en détail dans les paragraphes précédents.
port NOT (ou inverseur)
La figure 5.8 montre le schéma interne d'une porte NOT (inverseur) dans la famille TTL standard. Le schéma présenté est celui de l'un des six inverseurs d'un inverseur hexagonal (type 7404/5404). Le schéma interne est exactement le même que celui de la porte NAND sauf que le transistor d'entrée est un transistor NPN à émetteur unique normal au lieu d'un transistor à émetteurs multiples. Le circuit est explicite.
port NOR
La figure 5.9 montre le schéma interne d'une porte NOR dans la famille TTL standard. Le schéma présenté est celui de l'une des quatre portes NOR dans une porte NOR quadruple à deux entrées (type 7402/5402). Côté entrée, il y a deux transistors séparés au lieu du transistor multi-émetteur de la porte NAND. Les entrées sont envoyées aux émetteurs des deux transistors, dont les collecteurs alimentent à nouveau les bases des deux transistors avec leurs bornes de collecteur et d'émetteur liées. Les valeurs de résistance utilisées sont les mêmes que celles utilisées dans le cas de la porte NAND. L'étage de sortie est également le même étage de sortie totem-pole. Le circuit est explicite. La seule condition d'entrée pour laquelle les transistors Q3 et Q4 rester en coupure, conduisant ainsi Q6 à la coupure et Q5 à la conduction, est celui lorsque les deux entrées sont dans l'état logique BAS. La sortie dans un tel cas est logique HAUT. Pour toutes les autres conditions d'entrée, Q3 ou Q4 conduira, conduisant Q6 à saturation et Q5 à coupure, produisant une logique BAS à la sortie.
port AND
La figure 5.10 montre le schéma interne d'une porte ET dans la famille TTL standard. Le schéma illustré est celui de l'une des quatre portes ET dans une porte ET quadruple à deux entrées (type 7408/5408). Afin d'expliquer comment cet arrangement schématique se comporte comme une porte ET, nous commencerons par étudier la condition d'entrée qui conduirait à une sortie HAUT. Une sortie HAUT implique que Q6 soit en coupure et Q5 en conduction. Cela ne peut se produire que lorsque le T4 est en coupure. Le transistor Q4 ne peut être à l'état de coupure que lorsque Q2 et Q3 sont en conduction. Cela n'est possible que lorsque les deux entrées sont à l'état logique HAUT. Voyons maintenant ce qui se passe lorsque l'une des deux entrées passe à l'état BAS. Cela conduit Q2 et Q3 à l'état de coupure, ce qui force Q4 et ensuite Q6 à saturer et Q5 à couper.
port OR
La figure 5.11 montre le schéma interne d'une porte OU dans la famille TTL standard. Le schéma représenté est celui de l'une des quatre portes OU dans une porte OU quadruple à deux entrées (type 7432/5432). Nous commencerons par étudier la condition d'entrée qui conduirait à une sortie BAS.Une sortie BASSE exige un Q8 saturé et un Q7 de coupure. Cela nécessite à son tour que Q6 soit en saturation et que Q5, Q4 et Q3 soient en coupure. Cela n'est possible que lorsque Q1 et Q2 sont en saturation. Autrement dit, les deux entrées sont à l'état logique BAS. Cela vérifie l'une des entrées de la table de vérité de la porte OU. Voyons maintenant ce qui se passe lorsque l'une des deux entrées passe à l'état HIGH. Cela conduit l'un des deux transistors Q3 et Q4 à saturation, ce qui force Q5 à saturation et Q6 à coupure. Cela conduit Q7 à la conduction et Q8 à la coupure, produisant une sortie logique HAUTE.
port EXCLUSIVE-OR
La figure 5.12 montre le schéma interne d'une porte EX-OR dans la famille TTL standard. Le schéma représenté est celui de l'une des quatre portes EX-OR dans une porte EX-OR quadruple à deux entrées (type 7486/5486). On notera les similitudes entre ce circuit et celui d'une porte OU. Le seul nouvel élément est la paire de transistors Q7 et Q8 interconnectés. Nous verrons que, lorsque les deux entrées sont soit HAUT soit BAS, Q7 et Q8 restent en coupure. Dans le cas où les entrées sont à l'état logique HAUT, les bornes de base et d'émetteur de ces deux transistors restent proches du potentiel de masse. Dans le cas où les entrées sont à l'état BAS, les bornes de base et d'émetteur de ces deux transistors restent proches de VCC. Le résultat est Q9 et Q11 conducteur et Q10 non conducteur, ce qui conduit à une sortie FAIBLE. Lorsque l'une des entrées est HAUTE, Q7 ou Q8 conduit. Le transistor Q7 conduit lorsque l'entrée B est HAUTE et le transistor Q8 conduit lorsque l'entrée A est HAUT. La conduite de Q7 ou Q8 désactive Q9 et Q11 et active Q10, produisant une sortie HAUT. Cela explique comment ce circuit se comporte comme une porte EX-OR.
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